平板定制方案在进行FPGA和CPLD开发设计时，通常可以采用Quartus II、ISE等开发工具软件，但针对不同的厂商生产的可编程逻辑芯片，需要选择不同的开发工具软件。例如，如果是Altera公司的可编程逻辑芯片，通常采用Quartus开发工具软件；如果是Xilinx公司的可编程逻辑芯片，通常采用ISE开发工具软件。

1．平板定制方案Quartus II开发工具软件简介

（1）平板定制方案Quartus II 概述。Quartus II 是著名可编程器件供应商 Altera 公司推出一款综合性PLD/FPGA开发软件。Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品，其界面友好，使用便捷。Quartus II 内置强大的综合器和仿真器，支持原理图、VHDL、Verilog HDL及AHDL等多种设计文件的输入，可轻松完成从设计输入到硬件配置的整个PLD设计流程。Quartus II具有运行速度快、界面统一、功能集中、易学易用等特点，完美支持Windows XP、Linux及UNIX等操作系统，其强大的设计能力和直观易用的接口，受到越来越多的数字系统设计者的欢迎。

Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。

Quartus II设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接调用这些工具。同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。

（2）平板定制方案内部结构。Quartus II 包括模块化的编译器。编译器的功能模块包括分析/综合器（Analysis &Synthesis）、适配器（Filter）、装配器（Assembler）、时序分析器（Timing Analyzer）、设计辅助模块（Design Assistant）、EDA网络表文件生成器（EDA Netlist Writer）和编辑数据接口（Complier Database Interface）等，可以通过选择Start Complication来运行所有的编译器模块，也可以通过选择Start单独运行各个模块，还可以通过选择Complier Tool（Tools 菜单），在Complier Tool 窗口中运行该模块来启动编辑器模块。在Complier Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。

此外，Quartus II还包含许多十分有用的LPM（Library of Parameterized Modules）模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在Quartus II普通设计文件一起使用。Altera提供的LPM函数均基于Altera器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能。例如，各类芯片的存储器、DSP模块、LVDS驱动器、PLL、SERDES和DDIO电路模块等。

（3）平板定制方案主要设计流程。Quartus II自动设计的各主要处理环节和设计流程如图1所示，图中上排是Quartus II编译设计主控界面，它显示了Quartus II自动设计的各主要处理环节和设计流程，包括设计输入编辑、分析与综合、适配器、编程文件汇编（装配）、时序参数提取及编程器几个步骤；图中下排的流程框图，是与上面的Quartus II设计流程相对照的标准的EDA开发流程。

图1Quartus II自动设计的各主要环节和设计流程

平板定制方案Quartus II编译器支持的硬件描述语言有VHDL（支持VHDL 87及VHDL 97标准）、Verilog HDL及AHDL（Altera HDL）。AHDL是Altera公司自己设计、制定的硬件描述语言，是一种以结构描述方式为主的硬件描述语言，只有企业标准。Quartus II 允许来自第三方的EDIF文件输入并提供了很多EDA软件的接口。Quartus II支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决原理图与HDL混合输入设计问题。在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。Quartus II 拥有良好的设计输入定位器，可用于确定文本或图形设计中的错误。对于使用HDL的设计，可以使用Quartus II带有的RTL Viewer观察综合后的RTL图，在进行编译后，可对设计进行时序仿真。

仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。在编译和仿真经检测无误后，便可以将下载信息通过Quartus II提供的编程器下载到目标器件中。

2．平板定制方案ISE开发工具软件简介

Xilinx 是全球领先的可编程逻辑完整解决方案的供应商之一，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具，以及定义系统一级功能的IP（Intellectual Property）核，长期以来一直推动着可编程器件应用技术的发展。

（1）平板定制方案ISE开发工具软件特点。ISE的全称为Integrated Software Environment，即集成软件环境。ISE软件是Xilinx公司推出的FPGA/CPLD集成开发环境，具有界面友好、操作简单的特点，再加上Xilinx的可编程逻辑芯片占有很大的市场，使其成为非常通用的开发工具软件。ISE作为高效的EDA设计工具集合，与第三方软件扬长补短使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。

ISE 开发工具软件可以完成可编程器件开发的全部流程，包括设计输入、仿真、综合、布局布线、生成bit文件、配置及在线调试等，功能非常强大。ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，可实现最佳的硬件设计。

（2）平板定制方案ISE 的功能实现。ISE 是 Xilinx 公司提供的集成化开发工具软件，主要工作流程包括设计输入、综合、仿真、硬件编程与实现和下载，涵盖了FPGA开发的全过程。从功能上讲，其工作流程无须借助任何第三方EDA软件。

① 设计输入。设计输入（Design Entry）是指以HDL代码、原理图、波形图及状态机的形式输入设计源文件。ISE 软件提供的设计输入工具包括用于 HDL 代码输入和报告查看的ISE文本编辑器（Text Editor），用于原理图编辑的工具ECS（Engineering Capture System），用于P CORE的CORE Generator，用于状态机设计的StateCAD，以及用于约束文件编辑的Constraint Editor等。

常用的设计输入方法有硬件描述语言（HDL）设计输入和原理图设计输入方法。平板定制方案原理图设计输入是一种常用的基本输入方法，利用元件库的图形符号和连接线在 ISE 软件的图形编辑器中做出设计原理图。ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等，用户只要单击这些器件就能将其调入图形编辑器中。这种方法的优点是直观、便于理解、元件库中资源丰富。但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要进行相应的改动，故在 ISE 软件中一般不采用此种方法。

为了克服原理图输入方法的缺点，目前在大型工程设计中，ISE 软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL，它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。

波形输入及状态机输入方法是两种常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE 软件就能自动根据响应关系进行设计。而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。其中，ISE工具包中的State CAD就能完成状态机输入的功能。但需要注意，这种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。

② 综合。综合（Synthesize）是FPGA设计流程中的重要环节，其结果的优劣将直接影响设计的最终性能。平板定制方案综合是将行为和功能层次表达的电子系统转化为低层次模块的组合，一般来说，综合是针对 VHDL 来说的，即将 VHDL 描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网络表文件，即构成对应的映射关系。

在Xilinx ISE中，综合工具主要有Synplicity公司的Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/Express，Exemplar Logic公司的Leonardo Spectrum，以及Xilinx公司的XST等，它们能将HDL语言、原理图等设计输入翻译成由与/或/非门、RAM、寄存器等基本逻辑单元组成的逻辑连接（网络表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。

③ 仿真。仿真（Simulation）是指通过仿真工具对设计的整体模块或局部模块进行仿真来检验设计的功能和性能，ISE本身自带了图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Technology公司的ModelSim进行仿真的接口。

平板定制方案仿真包含综合后仿真和功能仿真（Simulation）等，其中功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。综合后仿真在针对目标器件进行适配之后进行，接近真实器件的特性，能精确给出输入与输出之间的信号延时数据。

ISE 可结合第三方软件进行仿真，常用的工具有 Model Technology 公司的仿真工具ModelSim和测试激励生成器HDL Bencher，Synopsys公司的VCS等。通过仿真能及时发现设计中的错误，加快设计进度，提高设计的可靠性。每个仿真步骤如果出现问题，就需要根据错误的定位返回到相应的步骤更改或者重新设计。

④ 硬件编程与实现。硬件编程（Programming）是指生成编辑比特流文件，实现（Implementation）是根据所选芯片的型号将综合

输出的逻辑网络表适配到具体器件上。Xilinx ISE开发环境的实现过程分为翻译（Translate）、映射（Map）、布局布线（Place Route）3个步骤。需要注意，进行实现步骤之前必须进行约束条件的编辑，否则可能会出错。另外，还具备时序分析、引脚的指定及增量设计等高级功能。

ISE 集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、FPGA底层编辑器（FGPA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。

⑤ 下载。下载（Download）是编程（Program）设计开发的最后步骤，就是将已经仿真实现的程序下载到开发板上进行在线调试，或者将生成的配置文件写入芯片中进行测试。下载功能包括 BitGen，用于将布局布线后的设计文件转换为比特流（Bitstream）文件。在 ISE中对应的工具是iMPACT，用于进行设备配置和通信，控制将程序烧写到FPGA芯片中去。

使用ISE进行可编程器件设计的开发设计工具如表1所示。

表1 ISE进行可编程器件设计的开发设计工具表

（3）平板定制方案ISE软件环境的使用。Xilinx ISE是一款专业的电子设计套件，为设计流程的每一步都提供了直观的生产力增强工具，包括设计输入、仿真、综合、布局布线、生成 bit 文件、配置及在线调试等，功能非常强大。除了功能完整、使用方便，它的设计性能也非常好，其设计性能比其他解决方案平均快30％，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能，可以实现最佳的硬件设计，是FPGA和CPLD必备的设计工具。